Parce qu’une collaboration nécessite une connaissance mutuelle, on se présente !
De taille humaine et avec de grandes ambitions, Aedvices est spécialisée dans la conception, le développement et la vérification ASIC et SoC.
Convivialité et Expertise technique nous animent autour de projets externalisés, de nos missions de consulting, de développements de VIP et de nos formations (UVM, Formel, VPlan, …).
Nous travaillons en partenariat avec nos clients dans les secteurs de l’automobile, du big-data, de l’intelligence artificielle, du spatial ou encore de l’énergie sur des projets tels que :
- La conception et vérification de System-On-Chip complexes,
- La vérification de System-On-Chip programmable dédié aux applications spatiales,
- La conception d’IPs dédiés à la performance des datacenters,
- La vérification d’un système on chip Bluetooth Low Energy.
Aedvices, c’est aussi du développement humain : des locaux sympas, une chouette équipe qui aime partager, notre petit déj’ mensuel (le Lundi’spensable), des événements internes sérieux mais pas que !
Objectifs du stage
Le but du stage est de participer à l’optimisation d’un sous-système de gestion de SoC (Power, Clock, Reset).
Ce stage a pour objectifs de participer :
- A l’optimisation et la vérification de l’architecture de la version actuelle du système.
- A la mise en place du démonstrateur de gestion de power domain à base de processeur RiscV ;
- Au développement et à la vérification des blocs de gestion d’alimentation
- De mettre en place les flots de simulation low power UPF.
A terme, l’évolution apportée devra permettre de démontrer les aspects suivants :
- Les fonctionnalités de gestion d’énergie par un processeur RiscV ;
- La co-vérification hardware/software dans un environnement low power.
Déroulement du stage
Après une formation interne et une prise en main de la plateforme existante, tu vas travailler sur le projet en équipe en interne avec : un autre stagiaire et ton tuteur.
Tu verras en particulier les thématiques suivantes (liste adaptable en fonction de l’avancée du stage) :
- Etude des architectures RiscV disponibles (tailles, performances, consommations) et mis à jour de l’intégration existante avec le processeur choisi
- Conception numérique (RTL) d’un sous-système de gestion de power en SystemVerilog.
- Portage du software embarqué existant sur cible RiscV (en C).
- Vérification du fonctionnement du sous-système avec SystemVerilog et UVM
- Etude et validation des process d’utilisation d’une IA-LLM dans les flots de vérification
En fonction de l’avancée du stage, tu pourras être amené à participer à/au :
- Découpage en domaine power d’un SoC d’exemple
- L’intégration du sous-système de gestion power dans le SoC d’exemple
- La vérification des fonctionnalités de gestion d’énergie UPF.
- Synthèse ASIC et/ou Prototypage FPGA
Le stage est basé à Moirans (20 minutes en train + marche depuis la gare de Grenoble).
Pour nous rejoindre
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