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Prochaines dates

Fondamentaux de SystemVerilog pour les ingénieurs vérification (SV4DVE) – Du 28 octobre au 29 novembre 2024

  • Kick-off : 28 octobre 2024
  • Lives Integration : 8 novembre et 22 novembre
  • Workshops : 28 et 29 novembre

Accès au contenu en ligne à tout moment

Fondamentaux d’UVM pour la vérification (UVM-starter) -Du 5 décembre 2024 au 31 janvier 2025

  • Kick-off : 5 décembre
  • Lives Integration : 19 décembre, 9 janvier et 23 janvier
  • Workshops : 30 et 31 janvier

Accès au contenu en ligne à tout moment

Pourquoi des formations à la vérification ?

Il y a dix ans, les ingénieurs vérification étaient sous-représentés. Aujourd’hui, leur nombre a augmenté au point qu’ils sont plus nombreux que les ingénieurs design sur de nombreux projets de conception de circuits intégrés. Selon l’étude de vérification fonctionnelle du Wilson Research Group, les activités de vérification représentent plus de la moitié du temps des projets !

Cependant, seules quelques écoles d’ingénieurs proposent cette discipline dans leur programme. Les entreprises constatent alors une pénurie de compétences dans ce domaine et doivent trouver des solutions pour former leurs employés.
Pour répondre au besoin de former des ingénieurs spécialisés en vérification, AEDVICES a donc développé un ensemble de formations, adaptables et modulables.

UVM, un outil essentiel à la vérification

UVM (Universal Verication Methodology ou Méthode de Vérification Universelle en français) est une librairie standardisée développée en SystemVerilog. Elle permet l’automatisation des tests en suivant une méthodologie de vérification commune.

Cette solution, supportée par les principaux fournisseurs EDA, permet de développer des séquences de tests. Elle permet également de vérifier le comportement des circuits en comparant leurs sorties avec les attentes. 

 
Aedvices propose des formations UVM et SystemVerilog pour les ingénieurs

À qui s'adresse nos formations UVM et SystemVerilog ?

En premier lieu aux ingénieurs en microélectronique ou conception FPGA ayant des activités de vérification.

Aux ingénieurs Vérification voulant notamment renforcer leurs connaissances en méthodologie de vérification.

Ainsi qu’aux managers souhaitant une compréhension de la vérification.

Nos formations sont gérées par des référents qualité formation professionnelle, certifiés auprès du Répertoire Spécifique.

Des modules accès sur les compétences en vérification et conception numérique

Grâce aux différents modules que nous avons développés, les participants vont ainsi découvrir ou approfondir leurs connaissances et seront à terme capable de :

  • Définir les stratégies de vérification adaptées selon les projets.
  • Prendre en charge la vérification d’IPs et de System-On-Chips.
  • Réaliser le développement d’environnements de vérification (SystemVerilog/UVM) ainsi que d’IPs de vérification UVM (VIP).
  • Mettre en place une approche de vérification formelle (property checking).
  • Rédiger et formaliser les plans de vérification.
  • Développer des scénarios de tests multicœurs complexes au niveau SoC dans un environnement SystemVerilog et UVM.
  • Intervenir dans les développements ASICs au niveau front-end en SystemVerilog.

Exemples de modules disponibles :

Pour les ingénieurs vérification

  • Fondamentaux de SystemVerilog
  • Introduction à UVM
  • System Verilog et UVM – niveau avancé
  • Boite à outils UVM
  • Méthodologie de vérification IP&SoC
  • Projet de vérification : planning et tracking

Pour les ingénieurs design

  • Fondamentaux de l’utilisation d’UVM
  • Concevoir au niveau RTL en SystemVerilog

Télécharger le catalogue de formation UVM / SystemVerilog

Une méthode d’enseignement unique : la structure MILLI

Aedvices, en collaboration avec Iconda, a mis en place une nouvelle méthode d’enseignement, basée sur un format unique : la structure MILLI (Modular Independent Learning with Live Integration). En tenant compte des nouvelles attentes des stagiaires, nous avons pris le meilleur du eLearnings et des sessions en direct pour créer cette nouvelle structure.

Chaque participant bénéficie de :

Un formateur expert personnel disponible pendant toute la durée de la formation pour partager son expertise, aider à la consolidation du travail indépendant et maintenir la motivation de l’étudiant.

Independent Learning (IL) (Apprentissage asynchrone) :
A chaque étape, l’étudiant(e) aura accès à :
• un contenu interactif en ligne avec des vidéos et des quiz intégrés, disponible à tout moment grâce au système de gestion de l’apprentissage
• des exercices et des labs individuels, dont les réponses sont automatiquement envoyées aux formateurs pour un suivi personnalisé.
• une messagerie instantanée avec nos formateurs pour répondre aux questions.

Live Integration (LI) (Apprentissage synchrone) :
Sessions en direct animées par un expert d’Aedvices :
• sessions de questions-réponses approfondies en groupes de 5 personnes maximum.
• ateliers en équipe.

Quelle est la structure d’un groupe MILLI ?

Les participants s’inscrivent à un module donné (voir la liste des modules disponibles). Chaque module est une combinaison d’une ou plusieurs sections (apprentissage asynchrone + synchrone) et d’ateliers.

Un groupe MILLI compte jusqu’à 5 étudiants.

La structure du groupe MILLI, le meilleur des méthodes d’apprentissage asynchrones et synchrones.

• Un emploi du temps plus flexible et un plan de travail individuel
• Le temps de contact et d’interaction est concentré sur les sujets importants.
• Un meilleur ratio étudiant/formateur dans les sessions en direct afin d’améliorer les interactions.
• Un formateur dédié pour suivre la progression des étudiants.


Tous les modules de formation d’Aedvices seront disponibles au format MILLI au cours du 1er semestre 2024. Veuillez vous renseigner auprès de votre représentant Aedvices sur la date de disponibilité exacte du module qui vous intéresse.

Les différents formats

Formation intra-entreprise

Aedvices propose des formations UVM intra-entreprise

Nous vous proposons des solutions personnalisées en fonction de vos besoins (contenu, date, lieu…). Les formations sont notamment données au sein de votre entreprise, réduisant ainsi les coûts pour vous. Par groupe de 10 personnes maximum, nous assurons ainsi une qualité d’échange avec les participants.

Formation sur mesure

Aedvices propose aux entreprises des formations UVM sur-mesure

Spécifiquement dans la vérification de la conception, nos experts dispensent un programme de formation modulaire complet. Celui-ci est axé sur les méthodologies et les meilleures pratiques. Nos experts proposent également un service KVCA (Key Verification Capabilities Assessment) destiné à évaluer l’infrastructure de vérification de conception existante chez nos clients et à faire des recommandations d’amélioration.

La formation MILLI en 5 points clé :

La Verification School est un programme sur mesure et agile. Il comprend des cours théoriques, des ateliers, un accompagnement dédié ainsi qu’un tutorat pour chaque étudiant. Il s’agit donc d’une nouvelle façon d’enseigner, axée sur les projets et adaptative.

Le programme combine différentes façons d’apprendre :

05

Des points de contrôle comme activité finale pour démontrer les nouvelles expertises acquises (présentation orale du travail écrit et d'une étude de cas).

01

Des cours sous format vidéo pour les contenus théoriques, disponibles en continu grâce au eLeraning

02

Des quiz, des exercices et des labs pour passer de la théorie à la pratique

03

Un formateur expert qui assure un suivi personnalisé tout au long de la formation

04

Des sessions en direct en groupe de 5 max. pour une interaction maximale et une qualité d'échange optimale

Pour partager quelques chiffres, les étudiants répartissent leur temps avec environ 25% de formation théorique à la vérification (cours et ateliers), 25% de tutorat grâce à un tuteur dédié et à l’accès à la communauté de vérification et 50% de formation sur le terrain.

Exemple de la Verification School ST

En 2019 et 2020, ST Microelectronics a mis en place le programme Verification School.
Pour se faire, nous avons mis en place dès le début une équipe composée de responsables vérification, de formateurs et de représentants des ressources humaines.

Grâce à une action concertée, nous avons donc élaboré un programme mêlant des cours réalisés en interne et en externe, en fonction des compétences professionnelles attendues. Les progrès ont ensuite été examinés en permanence, en prenant toutes les mesures agiles nécessaires pour atteindre les objectifs de la Verification School.

Un process éprouvé pour une formation sur-mesure

01.

Identification de vos besoins

Grâce à un échange avec notre référent pédagogique, nous définissons avec vous les besoins de votre société en termes de formation des employés.

02.

Définition des objectifs de la formation

S’agit-il de former de nouvelles recrues ? ou de développer l’expertise de vos ingénieurs ? Les objectifs peuvent varier d’un projet à l’autre. Notre équipe en prendra compte pour ainsi adapter le contenu de la formation.

03.

Quels prérequis ?

Certains modules proposés nécessitent d’avoir déjà acquis certaines connaissances particulières. Nous devons ainsi nous assurer que les prérequis sont bien en adéquation avec le niveau de la formation.

04.

Création de la formation

Nous sommes, à partir de là, prêts pour vous proposer une formation sur-mesure, parfaitement adaptée à vos besoins et objectifs.

Modalité et outils pédagogiques

quels sont les outils pédagogiques des formations UVM d'Aedvices?
Les formations UVM d'Aedvices alternent théorie et mise en pratique

Grâce à une alternance de cours théoriques et d’ateliers de mise en application, les participants comprennent et expérimentent les notions abordées pendant les formations.

les formations UVM d'Aedvices comprennent un support papier

Tous nos cours sont disponibles en format pdf depuis le LMS afin d’accéder facilement à toutes les notions abordées.

Les modules des formations UVM d'Aedvices sont disponible sur le site dédié

Un site dédié, le LMS, leur permet également de retrouver tous les supports sous format vidéo lors de la formation.

Les intervenants des formations UVM d'Aedvices sont là pour répondre à toutes vos questions

Nos intervenants répondent aux questions des participants et les aident par la suite à mettre en application les notions étudiées dans leur propre projet.

Les formations UVM d'Aedvices sont accessibles aux handicapés

Nos formations sont prévues pour être dispensées en groupe, à l’oral et utilisent des supports visuels. Quel que soit le handicap, contactez-nous. Nous nous efforcerons de trouver les meilleures solutions possibles en fonction de la situation. Selon la situation, un surcoût associé à l’adaptation de la formation sera proposé.

Les délais d'accès aux formation UVM d'Aedvices sont d'environ un mois

Délai d’accès : La durée estimée entre la demande du bénéficiaire et le début de la formation est d’un mois.

aedvices continue d'embaucher de nouveaux collaborateurs

Contractualisation par convention ou bon de commande associé à la proposition de formation.

Le LMS, un outil dédié pour continuer à progresser après la formation

AEDVICES met à disposition des apprenants le Learning Management System : un site entièrement dédié, accessible pendant 1 an après la fin de la formation.
Grâce à un accès personnalisé, les participants retrouvent sur leur espace tous les modules qu’ils ont suivis.

Toutes les formations UVM sont disponibles en replay

Un compte personnalisé permet d'accéder aux vidéos de tous les modules suivis par le participant.

Les participants aux formations UVM ont accès à une messagerie instantanée

Le formateur répond aux questions des participants grâce à la messagerie instantanée.

Entrainez vous lors de vos formations UVM grâce aux labs

Des exercices et des labs permettent la mise en application des notions étudiées.

Validez vos connaissances grâce aux quizz des formations UVM

Enfin, les participants valident la compréhension des modules grâce à des quizz.

Attention : cet accès est un accès dédié et ne doit en aucun cas être partagé avec d’autres personnes. Il est à noter que toute reproduction ou exploitation de son contenu, autre que pour l’utilisation personnelle du stagiaire, est totalement interdite.

Nos formateurs

Experts en vérification IP & SoC, nos formateurs s’adaptent aux besoins et niveaux des stagiaires pour mieux répondre à leur demande.

Parmi nos formateurs

François Cerisier

Son point fort : son sens du détail

Expert en vérification, il est membre du comité Accellera pour la définition des nouvelles normes. Il accompagne, forme, conseille les équipes vérification de nombreuses sociétés françaises et européennes dans le développement de leur projet. François est certifié référent qualité formation professionnelle auprès du Répertoire Spécifique.

Eric Hargous

Son point fort : son expérience et sa technicité

Consultant et expert en vérification Systemverilog/UVM, Eric intervient en vérification de systèmes complexes. Il est le directeur technique vérification des équipes France et Brésil d’Aedvices.
Véritable globe-trotter, il fait preuve d’une grande capacité d’adaptation sur les plans humain et technique.

Quelques chiffres clés

(depuis 2019)

23 formations dispensées

Des nombreuses formations UVM a déjà été réalisé

+300 participants

Le nombre de participants aux formations UVM augmentent régulièrement

50 modules réalisés

De nombreux modules ont déjà été réalisés lors des formations UVM

92% de satisfaction*

Les étudiants de nos formations UVM sont satisfaits

100% de notre offre disponible en distanciel

Les formations UVM sont disponibles en distanciel

* (taux de réponses positives à la question «le programme a-t-il répondu à vos attentes ?» sur 125 participants).

Nos formations UVM et SystemVerilog

Informations liées à toutes les formations :

Langues
Formation disponible en anglais et en français, supports fournis en anglais

Dates
Nous fixons ensemble la date qui vous convient le mieux

Animé par
Ingénieur vérification

Moyens pédagogiques 

  • Cours théoriques
  • Etudes de cas et mise en pratique
  • Accompagnement personnalisé

Modalités de suivi

  • Feuille de présence
  • Questionnaire de satisfaction
  • Attestation de formation

Modalités d’évaluation

Questionnaire d’auto-évaluation disponible tout au long de la formation et évaluation finale

Ingénieurs en vérifications ouhaitant apprendre SystemVerilog pour développer des testbenchs ou avant de rejoindre une formation UVM

Acquérir une connaissance de base de SystemVerilog.

Savoir utiliser les principaux aspects du langage SystemVerilog utilisés dans la vérification.

Être capable de construire des testbenchs SystemVerilog en utilisant la génération aléatoire et la couverture fonctionnelle.

Savoir développer un design RTL ou un testbenches en Verilog ou en VHDL

Connaissance générale d’un langage de programmation

Connaissance d’un langage de programmation orienté objet est un plus

Du 28 octobre au 29 novembre 2024

  • Kick-off : 28 octobre 2024
  • Lives Integration : 8 novembre et 22 novembre
  • Workshops : 28 et 29 novembre
  • Accès au contenu en ligne à tout moment

Designers ayant des connaissances en Verilog ou VHDL et souhaitant utiliser SystemVerilog pour développer leurs designs.

Être capable d’utiliser SystemVerilog pour

* simplifier les designs RTL

* être plus productif

* comprendre ce que je fais

Connaître les principales constructions SystemVerilog utilisées pour construire des testbenches

Avoir une expérience en design VHDL d’au moins 1 an

Avoir suivi la formation Verilog pour les designers VHDL ou équivalent

les designers souhaitant ajouter des assertions pour augmenter leur productivité

Savoir utiliser les assertions SVA dans le process d’un design RTL

Pouvoir vérifier l’intention de la conception à l’aide de SVA

Connaître les différents types d’assertions

Savoir utiliser des assertions immédiates (booléennes) dans le code

Savoir utiliser des assertions concurrentes pour vérifier des événements qui prennent du temps

 

Ingénieurs design avec une expérience en Verilog capable d’écrire un design en Verilog

Avoir des notions de programmation en C

Ingénieurs vérification débutant en UVM

Etre capable de travailler sur des projets utilisant UVM

Etre capable d’utiliser des VIP UVM

Etre capable d’écrire des séquences UVM

Etre capable d’implémenter une scoreboard

Etre capable d’écrire un agent UVM simple

Avoir des connaissances en SystemVerilog (classes, interfaces, générations aléatoires, couverture fonctionnelle)

Du 5 décembre 2024 au 31 janvier 2025

  • Kick-off : 5 décembre
  • Lives Integration : 19 décembre, 9 janvier et 23 janvier
  • Workshops : 30 et 31 janvier
  • Accès au contenu en ligne à tout moment

Ingénieurs vérification avec une première expérience en UVM souhaitant résoudre des problèmes complexes de vérification

Etre capable de développer des séquences complexes :

* en utilisant l’arbitrage des séquenceurs

* en utilisant les sélections aléatoires

* via les librairies de séquences

* en construisant des séquences réactives

Etre capable de développer une VIP complète

Etre capable d’implémenter une prédiction du Register Abstraction Layer et de le connecter à une scoreboard

Etre capable d’interfacer UVM avec des modèles C externes

Avoir une bonne expérience d’utilisation d’UVM

Participants au programme Verification School

Savoir ce qu’est la vérification

Avoir des notions de process et planning de vérification

Avoir les compétences de base du scripting TCL

Etre capable de travailler sur des des projets utilisant les bus AMBA

Connaissances générales de design hardware et d’architecture

Avoir des notions de vérification et de tests

Connaissances générales en gestion de projet

Ingénieurs vérification souhaite aquérir le savoir-faire de la gestion de projets et être capable de développer un plan de vérification

Etre capable de créer une stratégie de vérification :

Connaitre les principaux aspects d’un projet de vérification

Etre capable de définir les objectifs, métriques et activités de vérification

Etre capable de développer un plan de vérification au niveau IP et SoC

Etre capable de définir et suivre des KPI

Expérience en design hardware et architecture SoC

Faire partie d’un projet de design hardware et/ou de vérification

Notions en test et vérification

Connaissances générales en gestion de projet

Ingénieurs en microélectronique débutant avec SystemVerilog et UVM

Etre capable d’instancier des VIP et de créer un testbench UVM

Etre capable d’implémenter des métriques de couverture en ligne avec un plan de vérification pour suivre la progression

Etre capable d’implémenter des chechers en utilisant des scoreboards et des assertions simples

Connaissances générales en design hardware et architecture

Connaissances de base en scripting

Connaissances de base en programmation (C, Python, …)

Connaissances d’un langage de description hardware comme VHFL ou Verilog

Connaissances en simulation

Ingénieurs avec une première expérience d’UVM souhaitant monter en compétences dans la résolution de problèmes complexes

Savoir implémenter une VIP

Savoir implémenter un Register Abstraction Layer

Etre capable d’écrire des séquences de tests aléatoires et complexes

Etre capable d’utiliser le DPI-C de façon efficiente pour connecter à un modèle de référence ou pour contrôler une séquence

Avoir de l’expérience en écriture de séquences de test

Etre capable d’instancier et utiliser une VIP ou un agent UVM

Etre capable d’implémenter une scoreboard

Avoir des notions de programmation en C

Ingénieurs vérification évoluant vers la vérification formelle pour vérifier des fonctionnalités critiques

Développer une approche de vérification formelle et savoir prouver des assertions complexes en utilisant les outils formels

Etre capable de développer des assertions complexes en SVA

Etre impliqué ou prochainement impliqué dans la vérification formelle

Ingénieurs vérification IP souhaitant évoluer vers la vérification au niveau SoC

Ingénieurs vérification commençant un projet au niveau SoC

Etre capable de développer un test niveau SoC en suivant un plan de vérification

Etre capable de développer des tests au niveau SoC

Etre capable d’implémenter d’automatisation de tests au niveau SoC

Comprendre comment et pourquoi utiliser UVM à un niveau SoC

Etre capable d’utiliser les métriques de couverture et d’assertions au niveau SoC

Ingénieurs impliqués dans la vérification au niveau SoC :

Connaissances générales en design hardware et architecture

Connaissances générales en architecture SoC

Nos formations Communication

Aedvices propose également des formation transverses sur les sujets liés à la communication.

  • Toute personne souhaitant donner de la visibilité à son activité
  • Consultant, entrepreneur, créateur de contenu
  • Responsable marketing / communication, RH, commercial
  • Dirigeant d’entreprise
  • Définir ses objectifs de communication sur LinkedIn
  • Optimiser son profil LinkedIn
  • Utiliser les outils pour développer sa présence et toucher sa cible
  • Créer une routine de publication sur LinkedIn

Avoir accès à l’outil informatique PC ou Mac, être titulaire d’un compte LinkedIn, savoir utiliser un logiciel de traitement de texte sur PC ou Mac.

  • Toute personne souhaitant communiquer sur la marque employeur de son entreprise
  • Responsable RH, Hiring Manager, Responsable marque employeur, Responsable communication
  • Dirigeant d’entreprise
  • Identifier les points forts de sa marque employeur
  • Définir sa stratégie de communication
  • Créer le plan d’actions de sa stratégie de communication

Avoir accès à l’outil informatique PC ou Mac, savoir utiliser un logiciel de traitement de texte sur PC ou Mac. Facultatif mais fortement recommandé : être administrateur d’un compte LinkedIn entreprise, posséder un compte ChatGPT (ou autre IA générative).

Prise en charge d’une formation UVM/SystemVerilog

La Certification Qualiopi

La certification Qualiopi a pour but de :

  • Attester de la qualité du processus mis en œuvre dans le développement et la réalisation de nos formations.
  • Rassurer quant au professionnalisme de notre organisme
  • Permettre une plus grande lisibilité de l’offre de formation auprès des entreprises et des usagers

 

Pour une possibilité de prise en charge de votre formation par les établissements publics financeurs, il vous suffit de vous rapprocher de votre service de ressources humaines afin de connaitre la procédure à suivre.

Aedvices a obtenu la certification Qualiopi pour ses formations UVM

La certification qualité a été délivrée au titre de la catégorie d’actions suivantes:
ACTIONS DE FORMATION

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